A parallel VLSI architecture for 1-Gb/s, 1024-b, rate-1/2, turbo Gallager code decoder / Ciao, P.; Colavolpe, Giulio; Fanucci, L.. - (2004), pp. 174-181. (Intervento presentato al convegno EUROMICRO Symp. on Dig. Syst. Design, Archit., Methods and Tools tenutosi a Rennes, France) [10.1109/DSD.2004.1333274].
A parallel VLSI architecture for 1-Gb/s, 1024-b, rate-1/2, turbo Gallager code decoder
COLAVOLPE, Giulio;
2004-01-01
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